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mips pk arm or mips vs arm：
其实有好多选择各自的理由。如果让我选，我选arm。不幸的是我居然做的是mips软核。当然也不是我自己能够选择的，被迫上贼船了。首先，我给一个最简单的比较方法：在google里输入arm和mips查询，结果是arm是135M，mips是7M，相差太悬殊了，当然arm可能有些无关的结果，算100M吧，还不是一个量级的。搜索结果多，说明用啊、搞啊的人多啊，人气旺啊，你说一个垃圾能旺的起来吗？其次，看软件支持。一个体系结构里，不光是硬件（ic）就完了，还有分量很重的软件啊。软件不好用同样会影响到这个体系结构的市场份额啊。arm有自己的编译器也有gcc的，但是mips却没有，用的是gcc，或者其他第三方的，如greenhills（收费的）。如果把系统比作人的话，那arm是用2条腿走路，mips是瘸的，有条腿有问题，至少2条腿配合不完美。比较滑稽的是，mips强调软硬件协同提高性能，但居然没有自己的软件，难以理解。看arm和mips对linux的支持也能看出来，arm下移植linux的资料遍地都是，mips根本不能比。再次，设计理念的不同。这个其实我对arm不是很熟，对mips熟点。设计理念上MIPS强调软硬件协同提高性能，同时简化硬件设计。我感觉就是在胡扯。自己都...

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其实这两种语言都能达到相同的目的，只是细节上有些不同而已。vhdl语法比较严谨，调用的module要先定义，用endif表示if语句的结束；verilog直接调用module，语法跟c接近，begin，end相当于c的大括号。
vhdl的优势：支持信号的属性操作，如 signal cnt : std_logic_vector (14-1 DOWNTO 0);那么cnt''length就等于14， 以后定义的地方改了，这里跟着自动改，不用人工干预。类似的还有left，right等等属性，非常好用。属性操作直接导致函数功能比verilog强大很多，原因就在于输入信号的位宽不用定死，后面的处理基于输入的length处理就可以了。而verilog的函数就比较倒霉了，输入是定死的，即使功能类似，只要输入位宽不同就得重写一个函数。譬如，把一个11位的信号截4位成7位，和把一个9位的信号截2位成7位，verilog要用两个函数，vhdl却只用一个就可以了，后面给个例子。
generate的功能，这个在vhdl 93版就有了，但verilog直到2001版才采用，晚好多了。既然知道是好的东西，可以早点借鉴过来的啊，扭扭捏捏的干啥啊
verilog的优势：我想其中一个就是简洁吧，不用提前定义调用的module，这在netlist比较方便。但verilog的begin end成对出...

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asic（vhdl，verilog）设计里很多的逻辑比较，譬如verilog里的

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写得超级精简的pwm模块，要的留mail，mail前后用空格隔开。

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如果a[9:0]=10''b11_1111_1111,则1、～a[9:6]==0;2、～a[9:6]==5''b0;3、～a[9:6]==4''b0;上面的逻辑表达中，只有3是真的，1，2都是假的。 哈哈 没吓着你吧 原因就是verilog会自动扩位，而3不用扩位。

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verilog和vhdl的参数是可以传递的，但如果dc用得不对，传递参数的module是不能处理的。调用次数少的可以改code，不使用传递参数的方式。但如果需要传递参数的module要调用几十上百次，不使用传递参数的方式将是相当恐怖的。其实解决的办法很简单，dc读文件不要用read_file命令，改用先analyze每个文件，最后elaborate top层文件就ok了。简单吧，但你如果不这么用就非常复杂，这就像一道坎，过了就很好，没过就难死你了。其实我说的这些只有有需要的人才能体会理解到是什么意思，不需要的人看了白看，因为他本来就不需要。

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我的cpu是mips的，相同的标准的dhrystone代码，2个compiler跑出的性能差蛮多的，green
hill优势很明显，dmips高，code size小。 但是如果都跑mpeg2
decoder程序则速度差不多，反倒gcc更快一点，当然code size还是green
hill小，大概能小20％，这也相当可观了。用green
hill有一个不爽的地方是gcc中用得好好的嵌入式汇编不能用，它有它自己的一套语法等等，头大啊。。。nb的都自己搞一套标准，不与其他的兼容，你爱
用不用，反正它不在乎green hill的-Ospace代码会生成不对齐(unalign)的代码，我的cpu不能处理，抱异常。gcc的sprintf好像不好用，green hill的sprintf能用。真是奇怪

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